日立製作所は2018年9月19日、実社会の複雑な問題を解くための“組み合わせ最適化問題”に特化したアニーリングマシンを名刺サイズに高集積化したと発表した。高速化も図り、エネルギー効率も高めた。汎用PCと比べてエネルギー効率が約17万倍に向上したとしている。
日立製作所は、実社会の複雑な問題を高速に解くアニーリングマシン（Annealing Machine）の1つとして、FPGAで実装したCMOSアニーリングマシンを提供している。アニーリングチップ同士を相互接続し、問題の規模に応じて性能を拡張できる（関連記事：日立、10万パラメータまで扱えるアニーリングマシンを開発、2018年8月に公開）。
写真1：日立製作所が開発した名刺サイズのCMOSアニーリングマシン（出典：日立製作所） 今回、CMOSアニーリングマシンの集積度を高めて名刺サイズ（91×55平方メートル）に実装するとともに、高速化を図った（写真1）。汎用PC（Core i7搭載機）との比較では、約6万パラメータの組み合わせ最適化問題の計算が約2万倍高速になり、エネルギー効率は約17万倍にあたるとしている。
日立は、小型であることとエネルギー効率の高さから、スマートフォン、カメラ、センサーなどのIoT機器にアニーリングマシンを実装する使い方を見据えている。組み合わせ最適化問題の計算をクラウドではなくエッジ側でリアルタイムに行えるようにする。
高集積化は、回路技術によって達成した。演算回路の数を削減し、メモリセルの集積度を従来の1.5倍に高め、1チップで3万976パラメータの高集積化に成功した。名刺サイズにチップを2枚接続し、2チップで6万1952パラメータの最適化問題の計算が可能なCMOSアニーリングマシンとした。
今回、パラメータの値を保持するメモリセルへのデータアクセスを高速化することで、演算順序に従って1つの演算回路を4つのパラメータグループの間で切り替えながら共有できる技術を開発した。CMOSアニーリングマシンの最適化問題の計算では、パラメータを4つのグループに分け、それぞれのグループごとに順次計算する。従来は、演算回路をパラメータのグループの数だけ用意していた。
高速に計算するためのチップ間接続技術も改良した。半導体チップの端部に、別チップのパラメータの値をコピーするための補助領域を設け、パラメータグループを計算する間に、次のパラメータグループのコピーを完了できるようにした。
「最適化問題の計算では、個々のパラメータの値と、それに隣接するパラメータの値とを用いて計算する。大規模なパラメータにおいて複数の半導体チップにまたがって計算する場合、従来はパラメータの値を半導体チップ間で転送するための時間を要し、高速処理が困難となっていた」（同社）。
